CDCLVP1212
- 2:12 Differential Buffer
- Selectable Clock Inputs Through Control Terminal
- Universal Inputs Accept LVPECL, LVDS, and
LVCMOS/LVTTL - 12 LVPECL Outputs
- Maximum Clock Frequency: 2 GHz
- Maximum Core Current Consumption: 88 mA
- Very Low Additive Jitter: <100 fs, rms in 10-kHz to
20-MHz Offset Range:- 57 fs, rms (typ) @ 122.88 MHz
- 48 fs, rms (typ) @ 156.25 MHz
- 30 fs, rms (typ) @ 312.5 MHz
- 2.375-V to 3.6-V Device Power Supply
- Maximum Propagation Delay: 550 ps
- Maximum Output Skew: 25 ps
- LVPECL Reference Voltage, VAC_REF, Available
for Capacitive-Coupled Inputs - Industrial Temperature Range: –40°C to 85°C
- ESD Protection Exceeds 2 kV (HBM)
- Supports 105°C PCB Temperature (Measured
with a Thermal Pad) - Available in 6-mm × 6-mm QFN-40 (RHA) Package
The CDCLVP1212 is a highly versatile, low additive jitter buffer that can generate 12 copies of LVPECL clock outputs from one of two selectable LVPECL, LVDS, or LVCMOS inputs for a variety of communication applications. It has a maximum clock frequency up to 2 GHz. The CDCLVP1212 features an on-chip multiplexer (MUX) for selecting one of two inputs that can be easily configured solely through a control terminal. The overall additive jitter performance is less than 0.1 ps, RMS from 10 kHz to 20 MHz, and overall output skew is as low as 25 ps, making the device a perfect choice for use in demanding applications.
The CDCLVP1212 clock buffer distributes one of two selectable clock inputs (IN0, IN1) to 12 pairs of differential LVPECL clock outputs (OUT0, OUT11) with minimum skew for clock distribution. The CDCLVP1212 can accept two clock sources into an input multiplexer. The inputs can be LVPECL, LVDS, or LVCMOS/LVTTL.
The CDCLVP1212 is specifically designed for driving 50-Ω transmission lines. When driving the inputs in single-ended mode, the LVPECL bias voltage (VAC_REF) should be applied to the unused negative input terminal. However, for high-speed performance up to 2 GHz, differential mode is strongly recommended.
The CDCLVP1212 is packaged in a small 40-terminal, 6-mm × 6-mm QFN package and is characterized for operation from 40°C to 85°C.
技術資料
種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | CDCLVP1212 LVPECL Output, High-Performance Clock Buffer データシート (Rev. E) | PDF | HTML | 2015年 12月 2日 | ||
アプリケーション・ノート | Clocking Design Guidelines: Unused Pins | 2015年 11月 19日 | ||||
その他の技術資料 | クロック&タイミング・ソリューション (Rev. A 翻訳版) | 2013年 12月 11日 | ||||
EVM ユーザー ガイド (英語) | Low Additive Phase Noise Clock Buffer Evaluation Board | 2009年 8月 25日 |
設計と開発
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CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング・ソフトウェア
PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ | ピン数 | ダウンロード |
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VQFN (RHA) | 40 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 材質成分
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。