CDCLVD1204
- 2:4 Differential Buffer
- Low Additive Jitter: <300 fs RMS in 10-kHz to 20-MHz
- Low Output Skew of 20 ps (Maximum)
- Universal Inputs Accept LVDS, LVPECL, and LVCMOS
- Selectable Clock Inputs Through Control Pin
- 4 LVDS Outputs, ANSI EAI/TIA-644A Standard Compatible
- Clock Frequency: Up to 800 MHz
- Device Power Supply: 2.375 V to 2.625 V
- LVDS Reference Voltage, VAC_REF, Available for Capacitive Coupled Inputs
- Industrial Temperature Range: –40°C to 85°C
- Packaged in 3 mm × 3 mm, 16-Pin VQFN (RGT)
- ESD Protection Exceeds 3 kV HBM, 1 kV CDM
- APPLICATIONS
- Telecommunications and Networking
- Medical Imaging
- Test and Measurement Equipment
- Wireless Communications
- General Purpose Clocking
All other trademarks are the property of their respective owners
The CDCLVD1204 clock buffer distributes one of two selectable clock inputs (IN0 and IN1) to 4 pairs of differential LVDS clock outputs (OUT0 through OUT3) with minimum skew for clock distribution. The CDCLVD1204 can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL, or LVCMOS.
The CDCLVD1204 is specifically designed for driving 50-Ω transmission lines. In case of driving the inputs in single ended mode, the appropriate bias voltage, VAC_REF, must be applied to the unused negative input pin.
The IN_SEL pin selects the input which is routed to the outputs. If this pin is left open, it disables the outputs (static). The part supports a fail safe function. The device incorporates an input hysteresis which prevents random oscillation of the outputs in the absence of an input signal.
The device operates in 2.5-V supply environment and is characterized from –40°C to 85°C (ambient temperature). The CDCLVD1204 is packaged in small, 16-pin, 3-mm × 3-mm VQFN package.
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技術資料
種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | CDCLVD1204 2:4 Low Additive Jitter LVDS Buffer データシート (Rev. B) | PDF | HTML | 2016年 10月 5日 | ||
アプリケーション・ノート | Clocking Design Guidelines: Unused Pins | 2015年 11月 19日 | ||||
その他の技術資料 | クロック&タイミング・ソリューション (Rev. A 翻訳版) | 2013年 12月 11日 | ||||
ユーザー・ガイド | Low-Additive Jitter, Four LVDS Outputs Clock Buffer Evaluation Board | 2010年 6月 14日 |
設計と開発
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CDCLVD1204EVM — CDCLVD1204 評価モジュール
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PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®
設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ | ピン数 | ダウンロード |
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VQFN (RGT) | 16 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 材質成分
- 認定試験結果
- 継続的な信頼性モニタ試験結果
- ファブの拠点
- 組み立てを実施した拠点
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